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    • 专利摘要:
    本發明公開了資料和時脈間的相位差的校正裝置與相關方法，該相位校正裝置，其包含有：一可調延遲電路，依據一延遲控制信號以延遲一第一輸入信號與一第二輸入信號中的至少一個，以產生一第一信號以及一第二信號；一相位檢測電路，檢測該第一信號以及該第二信號間的相位差，以輸出一相位差信號；一電荷泵與一電容，依據該相位差信號以輸出一電壓信號；一比較電路，依據該電壓信號的大小以輸出一比較結果；以及一數位控制電路，用以依據該比較結果來輸出該延遲控制信號。
    公开号:TW201316151A
    申请号:TW101127388
    申请日:2012-07-30
    公开日:2013-04-16
    发明作者:章彬
    申请人:瑞昱半導體股份有限公司；
    IPC主号:H03L7-00
    专利说明:
    資料和時脈間的相位差的校正裝置與相關方法
    本發明涉及電子電路，尤指一種資料和時脈間的相位差的校正裝置與相關方法。
    信號傳輸會有一種情況出現：資料信號(data)和同頻率的時脈信號(clock)由發射器打出，其間相位差(phase error)是0.5π(也就是相位差90度)，於是時脈信號邊沿(edge)正好在資料信號中間(如圖1A)，接收器利用這個時脈信號對資料信號進行取樣時便不會出錯。但是由於各種因素，接收端看到的資料信號和時脈信號並非有0.5π的相位差(例如是圖1B/1C)，如果時脈信號的邊沿和資料信號的邊沿接近，就有可能造成取樣錯誤。因此，需要一種有效的裝置與方法來把接收到的資料信號和時脈信號的相位差校正到0.5π，有助於降低資料信號的取樣出錯的機率。
    此外，已知技術無法適用於時脈信號的頻率的變化範圍很大的應用。因此，需要一種有效的裝置與方法來把接收到的資料信號和時脈信號的相位差校正到0.5π，且適用於大頻段的資料/時脈的相位校正技術。
    鑒於此，如何減輕或解決資料信號的取樣出錯機率的問題，以有效提升傳輸品質，實為業界有待解決的問題。
    鑒於此，如何減輕或解決大頻段的資料/頻率的相位校正技術的問題，實為業界有待解決的問題。
    本說明書提供了一種相位校正裝置的實施例，其包含有：一可調延遲電路，依據一延遲控制信號以延遲一第一輸入信號與一第二輸入信號中的至少一個，以產生一第一延遲輸入信號以及一第二延遲輸入信號；一相位檢測電路，檢測該第一延遲輸入信號以及該第二延遲輸入信號間的相位差，以輸出一相位差信號；一電荷泵與一電容，依據該相位差信號以輸出一電壓信號；一比較電路，依據該電壓信號的大小以輸出一比較結果；以及一數位控制電路，用以依據該比較結果來輸出該延遲控制信號。
    本說明書提供了一種相位校正方法的實施例，其包含有：依據一延遲控制信號以延遲一第一輸入信號與一第二輸入信號中的至少一個，以產生一第一延遲輸入信號以及一第二延遲輸入信號；檢測該第一延遲輸入信號以及該第二延遲輸入信號間的相位差，以輸出一相位差信號；依據該相位差信號以輸出一電壓信號；依據該電壓信號的大小以輸出一比較結果；以及依據該比較結果來輸出該延遲控制信號。
    以下將配合相關圖式來說明本發明的實施例。在這些圖式中，相同的標號表示相同或類似的元件或流程步驟。
    在說明書及後續的權利要求書中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。本說明書及後續的權利要求書並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的基準。在通篇說明書及後續的權利要求中所提及的「包含」為一開放式用語，故應解釋成「包含但不限定於...」。另外，「耦接」一詞在此包含任何直接及間接的連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接(包含通過電性連接或無線傳輸、光學傳輸等信號連接方式)連接於該第二裝置，或通過其它裝置或連接手段間接地電性或信號連接至該第二裝置。
    在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個專案的任意組合。另外，除非本說明書中有特別指明，否則任何單數形式的用語都同時包含複數形式的涵義。
    本發明可以對資料/時脈相位差進行校正，有助於相位差的資料/時脈能夠正確的取樣，發送給數位控制電路進行處理。圖2為本發明的相位差校正裝置200的第一實施例簡化後的功能方塊圖。在此實施例中，該相位差校正裝置200包括有：可調延遲電路210、一相位檢測器220、一電荷泵230、一電容240、一比較器250、一數位控制電路260。資料/時脈首先經過該可調延遲電路，如果延遲控制信號code為0，那麼它們的相位差保持不變，進入相位檢測器220。相位檢測器220對其間相位關係進行辨別，輸出反映其相位關係的相位差信號(up/dn)。這兩個信號up/dn的寬度表示資料/時脈的相位關係，到底是資料/時脈正合適(如圖1A)，還是data領先於clock(如圖1B)或是落後於clock(如圖1C)。up/dn的信號帶著這個相位差的資訊進入到電荷泵230中。電荷泵230則根據相位差信號(up/dn)的寬度給電容240進行充電或放電，導致電容上的電壓增加或降低。經過若干次充放電後，比較器250對此電壓的情況進行判定(即對電容上的電壓與一參考電壓Vref作比較)，輸出一比較信號(例如：‘1’代表該電容上的電壓大於該參考電壓；‘0’代表該電容上的電壓小於該參考電壓)。數位控制電路(digital logic control)260依據該比較信號做出下列的控制：1、在適當的時間點對電荷泵230及電容240的電壓進行重置(RESET)；2、輸出延遲控制信號code給可調延遲電路210，調節資料/時脈的相位關係。經過若干次迴圈，就可以把資料/時脈的相位調節到可以進行正確取樣的關係上。一優選實施例中，該可調延遲電路210包括有：第一可調延遲單元以及一第二可調延遲單元，用以依據該延遲控制信號code來分別控制該資料和時脈的延遲時間。
    該第一可調延遲單元211以及一第二可調延遲單元212的一實施例可以用一延遲鏈(Delay Chain)來實現。因為理想情況下資料和時脈本就有0.5π的相位差，所以第一延遲鏈與第二延遲鏈完全可以預設成是選擇最短延遲路徑或是預設為旁路(BYPASS)。這樣做的好處是信號經過的電路最少，換言之，其它未動作的電路可以不須動作，所以耗電少，產生的雜訊能量少。另外延遲鏈的工作週期(duty cycle)容易控制，以及延遲間隔(step)以及總的延遲時間都很容易調控。所以選用延遲鏈增加了應用的靈活性，降低了電路的實現難度。
    此外，本發明可以對大頻段(例如是：100MHz~1GHz量級)的資料/時脈相位差進行校正，說明如下：
    1、延遲鏈結構的選擇關鍵在於延遲間隔(step)：如果頻率很低，可以採用電阻-電容延遲(RC delay)的方式，以實現較大延遲間隔(如ns量級)的調節，並且適當的增加電阻-電容延遲單元(RC delay cell)的串聯數量，延長整體的延遲時間。就如同圖3所示的4個位的調節。其中的電容既可以採用相同大小，通過連接到信號路徑上的電容數量控制延遲的量，也可以按照1：2：4：8的大小比例分別對應到S0：S1：S2：S3，實現1到15個延遲間隔的延時調節；如果應用頻率較高，可以利用緩衝器BUFFER和多工器MUX的配合或者NAND門的配合使用來實現較小量級的(10ps量級)的延遲間隔(step)。圖4例舉了一個NAND門配合實現延遲的方法，通過分別令S3/S2/S1/S0中的某一個等於高電平，可以讓信號穿過的NAND數目不同，從而實現延遲長短的不同。如果應用上的頻率跨度很大，需要調節的時間跨度大，那既可以把上述兩種結構配合使用，也可以只用第2種方法，僅靠增加延遲的級數來實現。
    2、該相位檢測器220有許多實施例。圖5為該相位檢測器220的一種實施例的示意圖。如果資料和時脈具有理想的相位關係，依據圖5所示的資料/時脈接法，各節點的波形如圖6所示。
    3、電荷泵230/電容240/比較器250也有許多種實施方式。例如：圖7A為本發明的電荷泵/電容/比較器的第一實施例的方塊圖。圖7B為本發明的電荷泵/電容/比較器的第一實施例的方塊圖。因為對具有理想相位關係的資料/時脈，該相位檢測器220輸出的up/dn的寬度有兩倍關係，所以電荷泵230中被up/dn控制的開關所對應的電流也需要有2倍關係。比如up/dn都採用圖6和圖7斜線左邊的信號關係。那麼電荷泵230中，dn控制的電流就需要比up控制的電流大兩倍，才能保證對電容充放電電荷量相同。
    如果用圖7A的結構，那麼經歷過一定次數(由該數位控制電路260來計量)的充放電累積後，電容上的電壓就有了較大幅度的變化(需要保證其最終最小的電壓變化量可以滿足比較器的靈敏度要求)，讓比較器250進行一次比較動作，把結果給數位控制電路260。之後，數位控制電路260發出命令讓電容電壓重置到參考電壓(Vref)，同時發出變更後的延遲控制信號code給可調延遲電路210。
    可調延遲電路210把調校後的資料/時脈再送給相位檢測器220，相位檢測器220輸出up/dn控制電荷泵230，又開始了對電容240充放電的過程。周而復始，一直到可調延遲電路210達到極限，或者比較器250重複出現‘101010’的輸出，則結束校正過程。這種結構電容上電壓的變化如圖8A所示。
    如果用圖7B的結構，就需要有2套充放電的電流源和2個電容，在比較器上出現差分信號。比較器每比較一次後，電容上的電壓就重定到比較器的共模電壓。其好處在於不變更充放電電流大小的前提下，可以降低比較器的靈敏度，或者縮短充放電過程的時間。這種結構電容上電壓的變化如圖8B。
    4、關於該數位控制電路260的控制機制。本控制機制可以有多種校正模式，例如：一次性校正、週期性校正和即時校正，其方式完全取決於這部分的邏輯控制。僅僅變更一些參數，就可以進入需要的模式進行運作。這塊電路的作用主要是計數和編碼。在校正未開始前，把電荷泵230的輸出電壓，即電容240的極板電壓設置到參考電壓Vref，把給可調延遲電路210的延遲控制信號code設置為0，然後進入校正模式。首先要計量資料信號data的邊沿數目，因為這個邊沿數目決定了電荷泵230對電容240充放電的次數，當資料信號data的邊沿數目達到一定時，也就是說電容240上的電壓變化量和參考電壓ref的電壓差能夠大於比較器的輸入靈敏度，就發出指令compare讓比較器進行比較，並且據此輸出做邏輯運算，來決定是把資料信號的延遲作調整還是將時脈信號clock的延遲作調整，將結果編碼後產生延遲控制信號code送給可調延遲電路210。在進行邏輯運算同時對電荷泵230/電容240/比較器250進行重置(reset)動作。
    待延遲控制信號code送出去之後，又開始新一輪充放電過程。與上述相同，等到data邊沿數目達標後，再經比較、運算後送出延遲控制信號code。周而復始，直到1、比較器接連輸出‘010101’的結果，說明時脈信號clock的邊沿已經對準到資料信號data有效資料的正中間；2、延遲控制信號code達到極限，如S[3：0]=1111，說明可調延遲電路210已經達到可以調節的最大範圍。如果可調延遲電路210可以調節的延時的總量足夠大，即使出現‘2’的情況，也不會影響資料的正確接收。所以在情況‘1’/‘2’出現時，數位控制電路260都會發出一個讓校正工作結束的信號。當校正完成後，時脈信號clock的邊沿已經可以正確地對資料信號data有效資料進行取樣，進而產生一已正確取樣的資料。而週期性校正或者即時校正僅僅是上述過程的重複而已。
    此外，根據應用需要可以對電荷泵230/電容240/比較器250的性能做適當的設計，再配合數位控制電路260的邏輯能夠實現一次性校正/週期性校正/即時校正這三種方式，靈活性很高。
    以上所述僅為本發明的優選實施例，凡依本發明權利要求書所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
    200‧‧‧相位差校正裝置
    210‧‧‧可調延遲電路
    220‧‧‧相位檢測器
    230‧‧‧電荷泵
    240‧‧‧電容
    250‧‧‧比較器
    260‧‧‧數位控制電路
    圖1A、1B、1C分別為資料信號和時脈信號的不同相位差的示意圖。
    圖2為本發明的相位差校正裝置200的第一實施例簡化後的功能方塊圖。
    圖3為本發明的可調延遲電路的第一實施例的方塊圖。
    圖4為本發明的可調延遲電路的第二實施例的方塊圖。
    圖5為本發明的該相位檢測器的第一實施例的方塊圖。
    圖6為圖5的各節點的波形示意圖。
    圖7A為本發明的電荷泵/電容/比較器的第一實施例的方塊圖。
    圖7B為本發明的電荷泵/電容/比較器的第二實施例的方塊圖。
    圖8A為經過數位控制電路的控制，圖7A中電容上電壓的變化的示意圖。
    圖8B為經過數位控制電路的控制，圖7B中電容上電壓的變化的示意圖。
    200‧‧‧相位差校正裝置
    210‧‧‧可調延遲電路
    220‧‧‧相位檢測器
    230‧‧‧電荷泵
    240‧‧‧電容
    250‧‧‧比較器
    260‧‧‧數位控制電路
    权利要求:
    Claims (16)
    [1] 一種相位校正裝置，其包含有：一可調延遲電路，接收一第一輸入信號與一第二輸入信號，用以依據一延遲控制信號以延遲該第一輸入信號與該第二輸入信號中的至少一個，以產生一第一信號以及一第二信號；一相位檢測電路，耦接所述可調延遲電路，接收所述第一信號以及所述第二信號，並檢測所述第一信號以及所述第二信號間的相位差，以輸出一相位差信號；一電荷泵與一電容，耦接所述相位檢測電路，依據所述相位差信號以輸出一電壓信號；一比較電路，耦接所述電容，依據所述電壓信號的大小以輸出一比較結果；以及一數位控制電路，耦接所述比較電路，用以依據所述比較結果來輸出所述延遲控制信號。
    [2] 根據權利要求1所述的相位校正裝置，其中，所述可調延遲電路包括有：一第一可調延遲單元，依據所述延遲控制信號來延遲所述第一輸入信號；以及一第二可調延遲單元，依據所述延遲控制信號來延遲所述第二輸入信號。
    [3] 根據權利要求2所述的相位校正裝置，其中，所述可調延遲電路包括有一第一延遲電路以及一第二延遲電路，其中，所述第一延遲電路與所述第二延遲電路的延遲間隔不相同。
    [4] 根據權利要求1所述的相位校正裝置，其中，所述可調延遲電路包括有一第一延遲電路以及一第二延遲電路，其中，所述第一延遲電路與所述第二延遲電路的延遲間隔不相同。
    [5] 根據權利要求4所述的相位校正裝置，其中，所述第一延遲電路的延遲間隔為ns量級，所述第二延遲電路的延遲間隔為ps量級。
    [6] 根據權利要求4所述的相位校正裝置，其中，所述第一延遲電路為一電阻-電容延遲電路、一緩衝器和一多工器的配合以及多個NAND門的配合中的一個、兩個或三個。
    [7] 根據權利要求1或2所述的相位校正裝置，其中，所述可調延遲電路為一延遲鏈。
    [8] 根據權利要求1或2所述的相位校正裝置，其中，所述數位控制電路進行一次性校正、週期性校正與即時校正中的至少一種。
    [9] 根據權利要求1所述的相位校正裝置，其中，所述數位控制電路輸出一重置信號以重置所述電容的電壓至一參考電壓。
    [10] 根據權利要求1所述的相位校正裝置，其中，所述數位控制電路輸出一重置信號以重置所述電容的電壓至所述比較電路的共模電壓。
    [11] 一種相位校正方法，其包含有：接收一第一輸入信號與一第二輸入信號；依據一延遲控制信號以延遲所述第一輸入信號與所述第二輸入信號中的至少一個，以產生一第一信號以及一第二信號；檢測所述第一信號以及所述第二信號間的相位差，以輸出一相位差信號；依據所述相位差信號以輸出一電壓信號；比較所述電壓信號與一參考電壓以輸出一比較結果；以及依據所述比較結果來輸出所述延遲控制信號。
    [12] 根據權利要求11所述的相位校正方法，其中，所述延遲所述第一輸入信號與所述第二輸入信號中的至少一個的步驟還包括有：依據所述延遲控制信號來延遲所述第一輸入信號；以及依據所述延遲控制信號來延遲所述第二輸入信號。
    [13] 根據權利要求12所述的相位校正方法，其中，所述依據所述延遲控制信號來延遲所述第一輸入信號的步驟還包括有：選擇一第一延遲電路或一第二延遲電路來延遲所述第一輸入信號；其中，所述第一延遲電路與所述第二延遲電路的延遲間隔不相同
    [14] 根據權利要求12所述的相位校正方法，其中，所述第一延遲電路的延遲間隔為ns量級，所述第二延遲電路的延遲間隔為ps量級。
    [15] 根據權利要求12所述的相位校正方法，其中，所述第一延遲電路為一電阻-電容延遲電路、一緩衝器和一多工器的配合以及多個NAND門的配合中的一個、兩個或三個。
    [16] 根據權利要求11所述的相位校正方法，其中，所述相位校正方法為一次性校正、週期性校正與即時校正中的至少一種。
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    优先权:
    申请号 | 申请日 | 专利标题
    CN201110268107.0A|CN103001760B|2011-09-09|2011-09-09|数据和时钟间的相位差的校正装置|
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